十六进制段数码显示译码器设计实验报告

实验名称：十六进制7段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习VerilogHDL文本文献进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据解决和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是运用译码程序在FPGA/CPLD中来实现。例如6-18...